معماری VLSI برای افزایش تحمل خطا در شبکه روی تراشه (NoC) با استفاده از توپولوژی مش چهار یدک و پیکربندی مجدد دینامیک

در این مقاله، یک معماری VLSI که از افزونگی سطح روتر استفاده کرده که بعنوان شبکه چهار یدکی مورد اشاره قرار گرفته، برای طرح های NoC تحمل خطا پیشنهاد شده است. این طرح با این مشکل سر و کار دارد که روتر معیوب، ارتباطات میان PE های سالم را از بین می‌برد. طرح پیشنهادی بطور قابل توجهی اعتبار سیستم و زمان متوسط برای شکست آنرا بهبود می بخشد. پیکربندی مجدد توپولوژی و الگوریتم مسیریابی می‌تواند بطور پویا انجام شود. NoC بعد از پیکربندی مجدد، دوباره با شبکه اصلی سازگار می‌شود که نشان می دهد این طرح برای لایه‌های فوقانی از جمله سیستم عامل‌ها و برنامه‌های کاربردی کاربر، شفاف است. در شبکه چهار یدکی پیشنهادی ، اعتبار NoC توسط استفاده از روترهای یدکی که بطور منظم به تعداد زیادی از روترهای اصلی متصل هستند، بهبود می‌یابد. بنابراین، بالاسری سخت افزار با خروجی بالا، پایین نگه داشته می‌شود. این ایده در استفاده از افزونگی، در توپولوژی ۲Dشبکه محدود نمی‌شود؛ آن همچنین می‌تواند در NoC هایی با دیگر توپولوژی ها استفاده شود و بیشتر می‌تواند برای لینک‌های تحمل شکست (خطا) گسترش یابد. معماری تحمل خطای پیشنهادی در نتیجه مقیاس پذیر است و بطور بالقوه در طرح‌های NoC آینده مفید است.